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Zeni EDA 시스템 Platformof를 기반으로 한 전체 사용자 정의 레이아웃 설계
Jan 04, 2018

1. 기본 개념

1.1 테리토리

레이아웃은 3 차원 입체 구조를 2 차원 기하학 형상으로 변형시키는 설계 프로세스입니다. 서로 다른 프로세스 단계에 해당하는 서로 다른 레이아웃을 가진 상호 통합 그래픽 세트이며 각 레이어는 서로 다른 패턴으로 표시됩니다. 여기에는 회로 크기, 각 계층의 토폴로지 및 기타 장치와 관련된 물리적 정보가 포함됩니다. 디자이너가 공장에 제공하는 최종 출력입니다.


1.2 레이아웃 디자인

트랜지스터, 저항, 커패시터 등 모든 부품을 집적 회로 제조에 필요한 레이아웃 정보로 변환합니다. 주로 그래픽 부문, 레이아웃 계획, 레이아웃 및 배선 및 압축 단계가 포함됩니다. 레이아웃 설계는 집적 회로 제조를 달성하는 데 필요한 단계입니다. 이것은 집적 회로의 기능과 관련이있을뿐 아니라 집적 회로의 성능, 면적 비용, 전력 소비 및 신뢰성에 어느 정도 영향을 미친다. 레이아웃 설계는 설계에서 제조에 이르는 집적 회로의 가교 역할을합니다.


1.3 집적 회로 배치의 구현

집적 회로 레이아웃의 구현은 완전 맞춤 (전체 맞춤) 디자인과 세미 맞춤 (세미 맞춤) 디자인으로 나눌 수 있습니다. 세미 맞춤 설계에는 게이트 어레이 설계, 도어 및 해 설계, 표준 셀 설계, 블록 설계 및 프로그래머블 로직 디바이스 설계가 포함됩니다. 전체 맞춤형 설계 방법은 레이아웃 설계자가 모든 반도체 장치의 그래픽 및 치수에서 전체 레이아웃의 레이아웃 및 라우팅까지 설계 한 휴먼 - 기계 상호 작용 그래픽 시스템을 기반으로합니다. 전체 맞춤 설계의 특징은 각 구성 요소의 회로 매개 변수 및 레이아웃 매개 변수를 최적화하고 최상의 성능과 최소 칩 크기를 얻는 것인데, 이는 통합을 향상시키고 생산 비용을 줄이는 데 도움이됩니다. 디자인 자동화의 지속적인 발전으로 완벽한 맞춤형 디자인

비율은 해마다 감소하고 있습니다.



2. 9 일간의 EDA 시스템에 대한 간략한 소개

Huada 전자 확장 9 일 EDA 시스템의 응용 프로그램은 대규모 집적 회로 설계 중국에서 개발 한 EDA 도구는 국제 주류 EDA 시스템, 집적 회로 설계 규모와 호환됩니다 게이트의 수백만을 지원하는 표준 국제 일반 데이터 형식이 될 수 있습니다 변환, 그것은 상업 집적 회로 설계 회사와 중국의 동남 대학, 특히 설계 및 고속 집적 회로의 시뮬레이션에서 역할을 20 개 이상의 대학에 적용되어 성공적으로 실용적인 집적 회로 칩의 번호를 개발 . 그것은 주로 다음과 같은 여러 부분을 포함합니다 : ZeniSE (도식 편집기) 원리 다이어그램 편집 도구, EDIF 형식 변환, 스파이스 임베디드 시뮬레이션 지원을 제 3자를위한); ZeniPDT (Physical Design Tool) 레이아웃 편집기. 다중 창 다중 단위 레이아웃 편집 기능을 제공 할 수 있으며 기하학적 디자인 규칙 검사 (DRC) 전기 규칙 검사 (ERC)에 사용할 수있는지도 편집기 (물리적 디자인 검증 ZeniVERI; 도구) 레이아웃 검증 도구는 수백만 게이트 크기를 지원할 수 있습니다. 레이아웃 디자인 툴 모듈과 같은 로직 넷리스트 및 레이아웃 넷리스트 비교 (LVS)는 ZeniPDT이며, 계층 적 디자인 룰 검사 및 온라인 편집 기능을 통해 설계 프로세스를 제공하며 그림 1과 같은 인터페이스를 제공하여 표준 데이터,

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3. 설계 예

CMOS 디지털 회로 시스템은 어느 정도의 기본 로직 유닛 (NAND 게이트, 게이트가 아닌)으로 구성되며, 셀 레이아웃의 기본 설계는 트랜지스터 레벨 회로 설계를 기반으로합니다. 레이아웃 설계에서는 마스크의 모양을 디자인하는 방법, 트랜지스터의 위치를 정렬하는 방법, 컨택 홀의 위치 및 신호 리드의 위치와 관련됩니다. 다음은 데이터 수집을위한 D 트리거의 예입니다.


3.1 D 플립 플롭 회로도 및 동작 원리

D 조 트리거 회로, 그림 2에 표시된 바와 같이,이 회로 다이어그램은 9 일 EDA 시스템 도구, 기본 작동 원리는 ZSE 모듈을 통해 구성됩니다 : CLD = 1 클럭 신호 CLK = 0 일 때 첫 번째 세트, 주 신호에 DATA 신호 TG4 전도로 인한 레지스터에서 TG1을 수행하여 단위 및 폐 루프의 형성, CLK에서 출력 신호를 0으로 점프 할 때 상수를 유지하기 위해 원래 신호 래치, TG2 전도 및 형태로 인한 주 레지스터 단위 입력 신호의 절반을위한 폐쇄 루프 DATA 신호 래치, NAND 게이트를 통한 TG3 및 인버터 출력은 Q에 도달했다. CLK가 1에서 0으로 변하면 D 플립 플롭은 입력 신호를 입력하고 원래 출력을 잠급니다 상태. 메모리 장치가 때때로 설정되어야하고, 회로의 CLB 신호는 0의 작업을위한 트리거로 작동합니다. CLB = 0 일 때 클록에 관계없이 2의 출력이 0 또는 1의 1 NAND 게이트로 강제 지정되었으므로 Q의 출력 단자는 0으로 설정됩니다.


3.2 D 트리거의 서브 유닛의 레이아웃 설계

그림 2의 D 트리거는 5 개의 인버터, 2 개의 NAND 게이트, 2 개의 전송 게이트 및 2 개의 클럭 제어 인버터로 구성됩니다. 적절한 논리 게이트 장치 레이아웃을 선택하고이 모듈을 사용하여 D 트리거를 형성하십시오.

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완벽하게 맞춤화 된 IC 레이아웃 설계를 위해서는 하드웨어 설계, EDA 소프트웨어 설계 및 프로세스 문서, 레이아웃 설계를위한 룰 파일 등의 작업 플랫폼이 필요합니다. 이 D 플립 플롭의 설계 하드웨어는 SUN Ultra10 워크 스테이션이고, 설계 소프트웨어는 9 일간의 EDA 시스템이며, 0.6um 실리콘 그리드 CMOS 프로세스가 사용됩니다.


CMOS 인버터는 디지털 회로에서 가장 기본적인 유닛으로, 한 쌍의 상보 형 MOS 튜브로 구성됩니다. 위 그림은 PMOS 튜브 (부하 튜브)이며, 다음은 NMOS 튜브 (구동 튜브)입니다. 인버터 회로의 논리 기능은 "아니오", "아니오"등과 같은 기본 논리 회로를 확장 한 다음 모든 종류의 조합 논리 회로와 순차 논리 회로를 얻을 수 있습니다.


회로도에서 각 장치의 끝점 사이에 그어진 선은 두 선의 간단한 교차로 표시됩니다. 그러나 물리적 레이아웃의 특정 레이아웃을 위해서는 서로 다른 상호 연결 레이어 간의 물리적 상호 관계에 대해 염려해야합니다. 실리콘 CMOS 공정에서, N 형 및 P 형 확산 영역은 직접 연결될 수 없다.

따라서 물리적 구조와 물리적 구조 사이에 단순한 누설을 연결하는 방법이 있어야합니다. 예를 들어, 물리적 레이아웃에 최소한 하나의 연결 및 2 개의 컨택 홀이 필요합니다. 와이어는 일반적으로 금속 선으로 만들어집니다. 도 3 (a)에 도시 된 바와 같은 인버터의 국부 심볼 회로 레이아웃이 얻어 질 수있다. 마찬가지로 MOS 튜브의 소스를 금속 와이어 및 콘택트 홀을 통해 전원 VDD와 접지 VSS 사이의 간단한 연결에 연결할 수 있습니다. 그림 3 (b)에서 보듯이, 전력선과 접지선은 보통 금속선을 사용하고 그리드 연결은 간단한 폴리 실리콘 스트립으로 만들 수있다. 그림 3 (c)는 그림 4와 같이 9 일간의 레이아웃 설계 툴에 의해 그려지는 최종 심볼 회로 레이아웃의 역수를 보여준다. 다른 기본 유닛의 레이아웃은 이것으로 확립 될 수있다.

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3.3 D 플립 플롭의 레이아웃 설계

먼저, DFF라는 라이브러리가 만들어지고 각 유닛 레이아웃은 DFF 라이브러리에 저장되고 DFF라는 새 유닛이 라이브러리에 설정됩니다. 서브 유닛이 호출되고 해당 D 트리거의 레이아웃이 정렬 된 후 유닛간에 연결이 이어집니다. 1 층은 주로 금속, 금속 2에 사용되며 폴리 실리콘 배선 콘택트 홀은 활성 영역과 1 개의 금속을 연결하고, 금속 1과 금속 2를 연결하는 구멍을 통해 폴리 실리콘과 폴리 실리콘 사이에 연결되며 동일한 금속층이 직접 연결됩니다 레이아웃 설계가 완료된 후, 그림 5와 같이 D 트리거 레이아웃을 검증 한 후 최종적으로 레이아웃 검증 툴 ZeniVERI 레이아웃 설계 레이아웃 검증을 사용하십시오.

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