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CMOS 아날로그 회로를위한 레이아웃 설계
Jan 20, 2018

현대 CMOS 기술 시스템의 실현은 점점 더 복잡 해지고 더 빠르고 더 빠르게 작동하며 동작 전압은 점점 낮아지고 디바이스 크기를 줄이면 칩 면적이 줄고 전력 소모는 줄어들어 본질적인 속도는 향상되지만 다른 모듈의 누화 및 레이아웃 디자인은 이상적이며, 심하게 시스템의 속도와 정확도를 제한하므로 레이아웃 설계는 아날로그 회로 장치의 아날로그 회로 설계의 중요한 측면이며, 두 가지 원칙이 있습니다. 칩 면적을 최소화하고 기생 성분에 영향을 미칩니다. 이 논문에서는 회로 성능이 가장 낮아졌으며 주로 아날로그 트랜지스터와 대칭 인터 디지털 회로 레이아웃을 도입했다. 저항 및 커패시터 레이아웃 구현에 대한 간단한 설명과 상호 연결을 실현한다.


1 폴드 방식을 이용한 CMOS 단위 회로

실제 MOS 회로에는 기생 저항 및 커패시턴스가 있습니다. 이러한 종류의 기생 매개 변수는 주로 게이트의 모양에 의해 결정됩니다. 게이트의 면적은 회로 설계에 의해 결정되기 때문에 디바이스의 게이트 커패시턴스를 줄이기 위해 레이아웃 유닛을 설정할 수는 없지만 다음과 같이 디바이스의 세트 모양을 조정하여 다른 기생 커패시턴스를 줄일 수 있습니다. PN 접합 캐패시턴스. 아날로그 집적 회로의 경우, 회로의 노드 커패시턴스 동적 성능의 크기가 크기 때문에 병렬 트랜지스터 구조, 동일한 폭 길이 비율의 MOS 튜브가 공통 소스 및 드레인 영역의 구조를 채택하여 크게 감소합니다 소스 및 드레인 영역의 전체 면적을 감소시켜, 동시에 노드 커패시턴스를 감소시킨다. 감소 된 MOS 디바이스 소스 및 드레인 PN 접합 커패시턴스 폴은 회로의 동적 특성을 향상시킨다.

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경험에 따르면 접힌 게이트 MOS 튜브를 사용하면 트랜지스터의 게이트 저항이 트랜스 컨덕턴스의 역수보다 작도록 각 핑거 트랜지스터의 폭을 선택해야한다. 저잡음 애플리케이션에서 게이트 저항은 1 / gm, 1 / 5 ~ 1 / 10이어야하며 병렬 MOS 튜브의 개수는 장치의 채널 폭 W 채널에 의해 결정되는 인터 디지트 수입니다 각 interdigital에 해당하는 작은 크기의 MOS 파이프의 너비. 단일 디바이스의 성능 최적화를 고려하는 것 외에도, 소형 MOS 튜브의 종횡비는 모든 병렬 디바이스가 차지하는 면적, 레이아웃의 레이아웃 요구 사항 및 공정 분산의 영향을 고려해야합니다.


interdigital 구조가 채택 될 때, 다른 포크 색인은 회로의 성과에 다른 영향을 미친다. 홀드와 짝수 사이의 유사점과 차이점을 설명하기 위해 다음과 같은 3 개의 인터 디지 테이 티드 핑거 및 4 개의 인터 디지 테이 티드 장치 구조를 예로 들어 설명합니다. 그림 2와 같이

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홀수 번호의 디바이스 구조는 소스 누설 영역의 영역, 즉 동일한 소스 커패시턴스 및 드레인 커패시터에서 동일하다. 짝수 핑거의 디바이스 구조에있어서, 소스 누설 영역의 수는 동일하지 않고, 이들 2 개 사이의 차이는 활성 영역이다. 따라서 소스와 드레인의 총 면적이 다르므로 해당 커패시턴스도 다릅니다. 레이아웃을 설계 할 때 커패시턴스에 민감한 폴을 고려한 다음 해당 폴의 면적을 줄여야합니다. 면적이 작을수록 커패시턴스는 작아집니다.


위의 분석으로부터, 인터 디지털 트랜지스터의 설계에서, 게이트 저항을 감소시키는 장점을 가지지 만, 다수의 병렬 핑거 트랜지스터로의 트랜지스터에 가능한 한 홀수 인터 디지탈 방법의 사용이 채택되어야하지만, 소스 및 드레인 영역 주위에 형성된다. 홀수 번의 폴딩 (포크 인덱스는 N)의 경우 소스 드레인 영역의 주변 커패시턴스 :

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E는 누설 영역의 길이이고, W는 가변 폭이며, Cjsw는 단위 길이의 측벽 용량이다.


위의 형식에서 찾을 수 있습니다. MOS 튜브의 W가 확실하면 소스 누설 영역 주변의 커패시턴스 Cp를 줄이기 위해 N과 E가 W 값보다 훨씬 작아야합니다. 그러나 실제적으로이 원리는 게이트 노이즈 비율의 감소와 모순되는 경우가 종종 있으며 실제 적용에 따라 해당 방법을 채택해야합니다.


2 MOS 튜브의 오류 및 불일치

동일한 장치의 전기적 특성은 공정 및 재료 특성 및 기생 효과의 완료 후에 정확히 동일하지 않습니다. 따라서, 개별 장치 및 레이아웃 설계, 장치가 완전히 불일치 오류 및 그림 3 (a) 차동 쌍의 그림 3 (a)를 피하거나 줄이기 위해 레이아웃 설계를 통해 불일치 및 오류 문제를 고려해야합니다 (b) 불일치로 인한 이방성 기하학적 왜곡을 이온 주입으로 쉽게 관의 방향이 다른 두 개의 MOS. 그림 3 (d)에 표시된 레이아웃은 일반적인 소스 구조입니다. 분사 각도에 의해 생성 된 그림자가있을 때, 하나는 드레인 영역에 위치되고 다른 하나는 소스 영역에 위치하여 2 개의 MOS 튜브가 불일치하게 만듭니다. 그림 3 (c)는 좋은 대칭입니다.

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실제 레이아웃에서는 그림 4 (d)와 같이 대칭성을 높이기 위해 가상 튜브가 일반적으로 그림 3 (d)와 함께 양쪽에 추가됩니다.

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그림 5 (a)에서 보여지는 것처럼 CMOS 회로 시뮬레이션에서 라인의 방향으로 중요합니다. M1 쪽을 통과하는 자유 금속 라인이있어 대칭성이 감소되어 M1과 M2 사이의 불일치가 커집니다 , 환경의 영향을 줄이기 위해 MOS 파이프가 같은 방향으로 일치하지 않는 것을 방지하기 위해 그림 5 (b)와 같이 M2 대칭 옆에 동일한 와이어 (또는 일시 중단)를 배치하십시오. 그림 6에서 볼 수있는 교차 보완 원리, 각 MOS 튜브와 MOS 튜브를 짝수로 누른 다음 교차 배치, "동심 레이아웃"의 실현. 이렇게하면 M1과 M2가 일치 할 수 있습니다. 그러나 리드 팩터를 고려하면 배선이 더 복잡해지고 배선 대칭의 어려움이 커질 것입니다. 따라서, 고정밀 연산 증폭기의 입력 포트에서만이 형태가 채택됩니다.

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3 저항 매칭과 커패시턴스 매칭

다결정 저항의 일치 정도는 기하학적 크기의 함수입니다. MOS 장치의 레이아웃에 대한 대부분의 규칙은 저항에도 적용됩니다. 엄격하게 정의 된 길고 넓은 비율의 저항은 같은 단위 저항을 직렬 또는 병렬로 (같은 방향으로) 만들어야합니다. 비례 저항 구조를 설계 할 때 회로의 전기적 특성은 주로 비례 정확도와 관련이 있지만 단일 저항의 절대 값 정확도와 약한 함수 관계를 갖습니다. 레이아웃 설계에서 이러한 비례 저항은 비례 오차를 줄이기 위해 종종 매트릭스 연결 구조를 사용합니다.


고정밀 회로의 경우 커패시터의 레이아웃은 위의 트랜지스터 및 저항 원리를 따라야합니다. 정전 용량의 오차는 주로 유전체층의 면적 및 두께의 오차에 기인한다. 그래서 비례 저항과 비슷합니다. 각각의 작은 커패시턴스가 공정 오차에 의해 생성 될 때, 커패시턴스의 비율은 변하지 않을 수있다.


4 커플 링 제거의 배선 설계

신호 라인들 사이의 커패시턴스는 결합 효과를 형성 할 수있다. 다음 두 경우에는 커패시턴스가 형성됩니다.

(1) 두 개의 신호 라인은 서로 다른 층에서 중첩되어 중첩 커패시터를 형성한다.

(2) 2 개의 신호 라인은 동일한 층에 평행하며, 병렬 커패시턴스를 형성한다.

중첩 면적 및 도체 사이의 평행 길이를 줄임으로써 중첩 커패시턴스 및 병렬 커패시턴스를 감소시키고, 두 개의 평행 한 도체 사이에 접지 된 또는 고정 된 전위가있는 도체를 연결하여 이들 사이의 크로스 토크를 차폐 할 수 있습니다.


전력선의 저항 효과로 인해 커플 링이 발생하여 전압이 불안정 해지고 노이즈가 발생하고 전력선을 짧게 또는 넓게하여 저항을 줄입니다.

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