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Si 기술에서 집적 회로에 대한 방사선 경화 레이아웃의 설계에 관한 연구
Jan 16, 2018

1. 개요

우주에 대한 인간 탐사가 계속해서 심화됨에 따라 우주 항공 분야에서 점점 더 많은 전자 장치가 사용되었습니다. 우주 환경에서 많은 양의 고 에너지 양성자, 중성자, 알파 입자 및 중 이온의 존재는 전자 장치의 반도체 장치에 영향을 미치고 우주선의 신뢰성과 수명을 심각하게 위협합니다. 따라서 항공 환경의 확대에 대한 요구를 충족시키고 방사선 환경에서의 반도체 소자의 신뢰성과 안정성을 높이기 위해 반도체 소자의 방사능 효과에 대한 연구와 방사선 효과의 보강이 우주 분야 응용 프로그램.


현재, 반도체 디바이스의 주류 기술로서, 벌크 실리콘 CMOS 공정은 100nm 이하의 딥 서브 마이크론에 들어갔다. 이 공정으로 제조 된 반도체 집적 회로의 응용은 전체 선량 효과와 단일 입자 효과가 방사선에 미치는 영향에 영향을받을 것이다. 반도체 집적 회로에 대한 복사 영향의 영향은 임계 전압 드리프트, 전류 및 동적 전류 증가, 그리고 논리 기능 오류로 특징 지워진다. 따라서 일반 장치 및 회로 설계 방법은 더 이상 우주 및 군용 응용 분야의 요구를 충족 할 수 없으며 특별한 방사선 경화 설계 기술이 필요합니다.


2. 방사선 영향 분석

2.1 장치에 대한 총 선량 영향

2.11 소자 게이트의 산화물 층에 대한 총 도스 효과의 영향

실리콘 게이트 또는 금속 게이트 디바이스이든, 게이트와 기판 사이에 50 ~ 200nm SiO2 층이 있습니다. 복사 조건 하에서 양전하의 축적은 SiO2 / Si 계면에서 일어날 것이다. 이러한 양 전하 축적은 디바이스의 임계 전압의 드리프트로 이어져 결국 디바이스의 성능에 영향을 미친다. 방사선에 의해 도입 된 캡쳐 된 캐비테이션의 수에 대응하는 임계 전압의 변화는 다음과 같이 표현 될 수있다 :

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공식 : BH는 산화물이 포착 된 후에 포착 된 캐비테이션 몸체 밀도의 고정 된 양전하 부분입니다. 파라미터 h1은 Si / SiO2 계면으로부터 산화물까지의 거리이며,이 거리에서 포착 된 홀은 게이트로 관통하는 기판과 전기적으로 결합 될 수있다. 산화물 두께가 2 xh1 (6 nm)보다 작을 때만 중요한 홀 포획이 관찰 될 수 없다.


그림 1은 전체 방사선 이온화 선량의 증가와 함께 전형적인 NMOS 및 PMOS 튜브의 I-V 특성 곡선의 점진적 드리프트를 보여줍니다. 도면 중의 X 축은 게이트 전압 VG이고, Y 축은 드레인 전류 ID이다. 0은 조사되지 않은 후의 소자의 I-V 특성 곡선이다. 도 1,도 2,도 3 및도 4는 상이한 조사량 하에서의 장치의 IV 특성 곡선을 나타낸다. 시간이 증가함에 따라, 총 이온화 도즈가 증가하고, 임계 전압의 드리프트가 증가한다. NMOS 튜브의 경우, 게이트의 양의 전압이 임계 전압보다 클 때, 트랜지스터는 통과하기 시작한다. PMOS 트랜지스터의 경우, 트랜지스터는 게이트의 음의 전압이 임계 전압보다 낮을 때 연결된다. 도 1 (a)에 따르면, 임계 전압은 NMOS 튜브의 총 이온화 도즈의 증가에 따라 음의 방향으로 드리프트하며, 이는 임계 전압의 감소를 나타낸다. 차단해야하는 트랜지스터가 켜져 있어야하고, 켜져 있어야하는 트랜지스터는 시간이 끝날 때 중단해야합니다. 유사하게 그림 1 (b)에 따르면 전체 이온화 선량의 증가에 따라 PMOS 관이 증가하고 임계 전압은 음의 방향으로 이동하여 임계 전압의 증가를 나타낸다. 유도되어야하는 트랜지스터는 꺼지며, 차단해야하는 트랜지스터는 전도 할 때 사용할 수 있어야합니다. 식 (1)에 따르면, NMOS 튜브 및 PMOS 튜브의 임계 전압 드리프트는 대략 게이트 산화물 층의 산화물 층의 두께의 제곱에 비례한다.


다행히도, 공정의 임계 크기가 감소함에 따라, 장치의 산화물 층의 두께가 감소하고, 장치의 IV 특성의 드리프트가 감소된다. 0.18 미크론 m을 입력 한 후, 게이트 산화물 두께는 12NM보다 작고, 방사선에 의해 야기 된 임계 전압 드리프트는 상당히 감소되거나 심지어 사라진다. 소자에 대한 메카니즘의 영향은 회로 설계에서 무시 될 수있다.

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2.12 총 선량 효과로 인한 누출 지역 유출

NMOS 튜브의 자기 정렬 프로세스, 폴리 실리콘 게이트는 활성 영역에 의해 형성되는 얇은 산화물 층 상에 증착되며, 폴리 실리콘으로의 소스 / 드레인에 의해 덮이지 않으며, 고농축의 회로의 제조 공정이지만 폴리 실리콘 게이트와 게이트 산화물 산소 천이 영역은 가장자리 기생 트랜지스터를 생성하고, 기생 트랜지스터는 총 도즈 효과에 매우 민감하다. 방사 상태에서 SiO2 필드의 가장자리에 축적 된 양전하는 가장자리 기생 트랜지스터의 누설을 유발합니다. 방사선 량이 증가함에 따라, 에지 기생 트랜지스터의 누설 전류도 또한 급격하게 상승한다. 누설 전류가 진성 트랜지스터의 개방 상태 전류까지 증가하면 트랜지스터가 영구적으로 열리 며 소자 고장이 발생합니다. 도 2의 (a)는 누설기구의 상면의 개략도이고,도 2의 (b)는 누설 기구부의 개략도이다.

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필드 산화물 층은 원래 인접한 MOS 튜브들 사이에서 격리되어있다. 그러나, 총 도즈 효과로 인해, 전자 홀 쌍은 산소 존재 하에서 이온화 될 것이고, Si / SiO2 시스템의 SiO2 측면상의 홀에 의해 축적 된 계면 상태는 필드 산소를 아래로 형성 할 것이며, 전자 누설 경로를 형성한다. 누설 모터는 그림 3에 나와 있습니다. 필드 산소의 역수에 의해 형성된 누설 경로는 인접한 MOS 튜브 소스 / 누설 영역까지 확장 될 수 있으며, 이는 VDD의 정적 누설 전류를 VSS로 증가시킵니다.

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2.2 단일 입자 뒤집기 효과가 장치에 미치는 영향

단일 파티클 반전 효과는 저장 구조가 포함 된 순차 회로에서 발생합니다. 단일 입자 플립 효과의 메커니즘을 설명하기 위해 래치를 예로 들어 설명합니다. 그림 4는 간단한 걸쇠 구조입니다. "깔때기 효과 (funnel effect)"를 형성하기 위해 출력 노드에 단일 입자 입사가 발생하면 그림 5와 같이 많은 양의 전하가 생성됩니다. 전계의 작용하에 이온화에 의해 생성 된 전하가 장치는 궁극적으로 래치의 상태에 영향을 미칩니다.

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저장된 데이터가 "0"이면, NMOS 튜브가 접지되어 있습니다. 이 시점에서, PMOS 튜브의 누설 단부는 N 웰에 의해 형성된 PN 접합부와 함께 역 바이어스 상태에 있고, 축적 된 전계의 방향은 N 웰로부터 PMOS 누설 단부로 향하게된다. PMOS의 누설 끝이 단일 입자에 의해 입사되면 많은 전자 구멍 쌍이 이온화됩니다. 전기장의 작용 하에서 많은 수의 홀이 PMOS의 새어 나가는 끝으로 드리프트되고 전자는 N 트랩으로 이동합니다. 양전하의 수가 특정 크기의 PMOS 누설 엔드로 드리프트하면 원래 저장 장치의 상태가 "0"으로 변경되고 저장 장치 "1"로 바뀝니다. 원리는 그림 6 (a)에 나와 있습니다. 마찬가지로 저장된 데이터가 "1"일 때, PMOS 튜브가 전원 공급 장치에 있습니다. 이 때, NMOS 튜브의 누설 말단은 P- 기판에 의해 형성된 PN 접합과 역 바이어스 상태에 있고, 빌드 업 전계의 방향은 NMOS 튜브의 누출 말단으로부터 P 기판. NMOS의 누설 끝이 단일 입자에 의해 입사되면 많은 전자 홀 쌍이 이온화됩니다. 전기장의 작용 하에서 많은 수의 전자가 NMOS의 새는 끝 부분으로 드리프트되는 반면 캐비테이션은 P- 기판으로 흐른다. 음전하가 NMOS에 드리프트하는 수가 일정 수준에 도달하면 원래의 저장 상태 "1"을 변경하고 "0"으로 변경합니다 (그림 6 (b) 참조).

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상기 분석으로부터, 단일 이벤트 업셋 효과가 CMOS 회로 구조에서 역 PN 접합의 존재에 기인한다는 것을 알기가 어렵지 않으며, 전기 전하의 드리프트는 내장 된 전기장에 의해 실현되고, 이는 원래 논리 상태에 영향을 미친다.